Beide versies van het procédé profiteren van de tweede generatie van strained silicon en een aantal innovaties op ontwerpniveau. De zogenaamde 'sleep transistor' om blokken cache uit te schakelen was al bekend, maar men wil ook gebruik gaan maken van een truc die het 'stack effect' wordt genoemd om bepaalde circuits vijf tot tien keer minder te laten lekken door de stroom niet op één enkel punt maar op meerdere plaatsen tegelijk een kanaal in te laten lopen. Ook zullen op sommige plaatsen in de 65nm-ontwerpen extra transistors worden geplaatst om het verbruik te verlagen. Als twee blokken transistors op halve snelheid een taak even snel uit kunnen voeren als een enkel blok op volle snelheid kan tot 75% stroom bespaard worden. Een vereiste hiervan is wel dat er tegelijkertijd gebruikgemaakt kan worden van meerdere spanningen, maar niet ontoevallig is dat ook een van de nieuwe features van 65nm-productie.
Intel is al geruime tijd in staat om 65nm-chips te bakken in Fab D1D. Op dit moment is dat nog een testfabriek, maar de productievloer is maar liefst 3,5 voetbalvelden groot en zal in een later stadium volledig benut worden. Verder komt in het Fab 12 in het vierde kwartaal van dit jaar online, enkele maanden later gevolgd door Fab 24. Al in het derde kwartaal van 2006 denkt Intel meer 65nm- dan 90nm-chips te zullen leveren. Het is niet bekendgemaakt wat de verwachte verhouding tussen P1264 en P1265 is.
Bron: http://www.tweakers.net/nieuws/38634
